数字设计岗（高速接口方向）

岗位描述：1.主要负责PCIe、UCIe、DDR等高速接口控制器的架构、微架构设计及RTL编码实现，输出高质量可综合代码。2.参与芯片前端物理实现流程，负责逻辑综合、时序分析、CDC/RDC跨时钟域检查及低功耗优化工作，保障设计时序与功耗收敛。3.协助高速PHY物理编码子层（PCS）设计开发，完成SerDes/PMA模拟前端的数字适配与对接调试。4.负责PHY数字部分RTL设计、模块调试、配合验证完成功能交付，协助整体时序收敛与版本迭代。5.参与需求评审、方案设计、技术文档沉淀，持续优化高速接口设计架构与代码可复用性。任职要求：1.2027届**硕士及以上学历，微电子、集成电路、电子工程等相关专业，优秀本科生可放宽考虑。2.扎实掌握数字电路、时序理论、SOC设计基础，熟练Verilog/SystemVerilog  RTL设计，具备相关项目经验者优先。3.了解PCIe、UCIe、DDR任意一种高速接口架构、PCS/PHY工作原理者优先。4.熟悉综合、时序分析、CDC检查、功耗优化等前端设计流程，有芯片设计实操经验加分。5.逻辑思维清晰，具备良好的问题分析、调试能力与团队协作能力，能适配芯片项目迭代节奏。